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高速PCB的叠层设计

现在系统工作频率的提高，使PCB的设计复杂度逐步提高，对于信号完整性的分析除了反射，串绕，以及EMI等之外，叠层设计的合理性和电源系统的稳定可靠也是重要的设计思想。合理而优良的PCB叠层设计可以提高整个系统的EMC性能，并减小PCB回路的辐射效应，同样，稳定可靠的电源可以为信号提供理想的返回路径，减小环路面积。现在普遍使用的是高速数字系统设计中多层板和多个工作电源，这就涉及多层板的板层结构设计、介质的选择和电源/地层的设计等，其中电源（地）层的设计是至关重要的。同时，合理的叠层设计为好的布线和互连提供基础，是设计一个优1质PCB的前提。

PCB的叠层设计通常由PCB的性能要求、目标成本、制造技术和系统的复杂程度等因素决定。对于大多数的设计，存在许多相互冲突的要求，通常完成的设计策略是在考虑各方面的因素后折中决定的。对于高速、高1性能系统，通常采用多层板，层数可能高达30层或更多。

高速PCB一直是PCB行业宠儿，是电子电路设计和制造研究的热点，高速PCB在5G时代将会得到更多的发展机遇，密度更高、运行速度更快、信号完整性直接决定高速PCB电气性能、可靠性及其稳定性。基于信号完整性分析高速PCB设计中遇到的信号失真问题，利用相关理论找到传输线阻抗设计和制造的解决方案。对地层铜桥、外层阻抗线和导通孔阻抗进行优化设计，将设计与制造联系在一起可以让设计者和厂家更好地运用信号完整性分析解决高速PCB的实际问题。

高速PCB设计常见阻抗匹配的方式

串联终端匹配

在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，***从负载端反射回来的信号发生再次反射。

匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。常见的CMOS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。

串联匹配是常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻元件。

常见应用：一般的CMOS、TTL电路的阻抗匹配。USB信号也采样这种方法做阻抗匹配。